Ange-Marie MAURIN - A2M Systèmes
ab219ad611
Virgule fixe Q16.16, générateur PCG32 à graine explicite, horloge à pas fixe exacte, simulation d'un micro-mode de démonstration (marqué SIMULÉ), empreinte FNV-1a de l'état, enregistrement binaire versionné des entrées, rejeu avec d'autres réglages de ressenti et détection du premier tick divergent. Empreinte de référence multiplateforme figée. 22 tests (Debug, Release, ASan).
41 lines
1.2 KiB
C++
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1.2 KiB
C++
// SPDX-License-Identifier: MPL-2.0
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#include "sequa/core/sim/clock.hpp"
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#include <doctest/doctest.h>
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#include <cstdint>
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using sequa::core::sim::FixedStepClock;
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TEST_CASE("FixedStepClock : 60 Hz exacts sur une seconde decoupee irregulierement")
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{
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FixedStepClock clock(60, 1000);
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std::uint64_t steps = 0;
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// 1 s = 7 tranches de 142 857 142 ns + reste : aucun pas perdu ni gagne.
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for (int i = 0; i < 7; ++i) {
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steps += clock.advance(142'857'142);
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}
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steps += clock.advance(1'000'000'000ull - 7ull * 142'857'142ull);
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CHECK(steps == 60);
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}
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TEST_CASE("FixedStepClock : 144 Hz d'affichage, 60 Hz de simulation")
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{
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FixedStepClock clock(60, 1000);
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std::uint64_t steps = 0;
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const std::uint64_t frame_ns = 1'000'000'000ull / 144; // arrondi : 6 944 444 ns
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for (int frame = 0; frame < 144 * 10; ++frame) {
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steps += clock.advance(frame_ns);
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}
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// 1440 images * 6 944 444 ns = 9,99999936 s -> 599 pas complets.
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CHECK(steps == 599);
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}
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TEST_CASE("FixedStepClock : un gros retard est plafonne et compte")
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{
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FixedStepClock clock(60, 8);
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CHECK(clock.advance(1'000'000'000ull) == 8);
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CHECK(clock.dropped_steps() == 52);
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CHECK(clock.advance(0) == 0);
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}
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